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本帖最后由 jokerxb 于 2021-8-8 19:50 编辑
已更新 1 模拟IC概论和元器件基础
2 偏置电路基础
本次更新: 带隙基准的理论基础+设计与仿真
对于任何的电路，分析如下：
1 了解电路最基本的理论和构造原理
2 了解电路最简单的结构（形式上确定电路的连接关系，内容上确定MOS各器件参数进行内部的优化）
3 为了实现某一具体性能而对原理电路进行改进
一、理论分析
上次讨论的偏置电路可以实现电压无关性（ΔV/R,V/R电路）、通过减小电路中相关的工艺因子来实现工艺无关性，但是温度无关性偏置电路是实现不了的，为了能够产生与温度无关的电流和电压，这个时候我们就需要使用温度补偿，让温度系数TC（Temperature Coefficient(ppm/°C)趋于0来实现，一般要求芯片可以在0~80°度正常工作，严格一点能在-40°~125°正常工作，这也是我们常说的基准电压要实现PVT无关性。
我们来回忆一下电路中哪些参数与温度有关呢，如果学习过半导体物理那就很清晰了，迁移率与T^-3/2成正比，β与T成正比，开启电压Vth与温度成反比，VBE与温度成反比，热电压VT与温度成正比(常温下VT=26mV)
BGR电路结构有VM电压模（I-V转换）、CM电流模（V-I转换），以VM为例进行原理说明
负温度系数CPTAT一般采用VBE，由半物知道VBE的公式
第一项是和材料的禁带宽度有关，是一个常数，第二个是线性项，VBE0常温下差不多是0.6V,VG0是常温下禁带宽度的电压吧应该是这样，对于Si来说差不多是1.2V,第三项有对数是非线性项,对VBE偏导：
常数项直接没了，对数项太小我们可以忽略，只剩下线性项了，带入求值（0.6-1.2）/300k=-2mV/°C，温度每增加一度，VBE减小2mV。
正温度系数PTAT一般使用热电压VT=kT/q，可以使用ΔVBE或ΔVGS来实现，（使用ΔVBE=VT*lnN）
对VT取偏导再分子分母同×T0
即26mV/300k=0.087mV°C
要使TC温度系数等于0，
则λN取1，λP取
到此为止，我们得到了VM BGR的公式：
计算得出Vref=0.6+23*0.087=1.2V
以下图片为Vref的DC温度扫描，第一张图正确，第二张图正相关，说明k取的太大了，第三张图负相关，说明K取的太小了
二、常见的BGR电路
2.1 电流镜控制的VM BGR
先看Q1 Q2两条支路，电流镜+cascode ，电流I2=ΔVBE/R=(lnN)*VT/R
设M9、M10与M8、M6的宽长比为m，则第三条支路电流为I3,Vref=VBE3+m*k*(lnN)*VT,
m一般取1，n取8或者9，则k=23/ln9=10.5,电流大概取3uA，R=(lnN)*VT/I=ln9*26mV/3uA=19k
缺点：第一条支路需要最小电压=2Δ+2VGS+VBE=0.5+2+0.6=3.1V
第二条支路需要最小电压=2VGS+2Δ+VBE+PMOS阈值电压会高一点=3.2V
第三条支路需要最小电压=Vref+2Δ=1.8V
最少需要的工作电压差不多是3点多V，太大了
要降低最小工作电压，我们回忆一下偏置电压的内容，很容易实现，上面下面各加一个电阻就行，改进如下：
2.2 基于亚阈值电流控制的VM BGR
这电路是改进上面的电流型得到的，主要改进表现在PTAT电流定义的两个支路中取消了原有的PN结，采用了亚阈值MOS管的VGS代替了VBE,
简化了工艺，减小对寄生PNP管的依赖程度，同时让最小的工作电压减小了一个VBE，采用Cascode恒流偏置后，可以提高电流比例控制的线性度，提高输出基准的
电源抑制比和温度稳定性。
2.3 基于控制运放的VM BGR
首先说明一下理想运放：
输入与输出为同相即为+，同理反向为—
理想运放的开环增益Avo为无穷大
Uid=V+ - V- 输出Uo=Avo*Uid (Uo变化为0V~VDD),式子变一下Uid=Uo/Avo=有限值/无穷大=0
即同相端和反向端电压差不多相等，这就是虚短特性（重要）
同相端、反向端基本接的是MOS管的栅极、电流为0，这就是虚断
关于运动，会在之后的更新超详细讲解，运放我个人觉得是模拟电路中最重要最重要的模块！！！！
这节我们知道运放有虚短虚短特性即可。
我们首先来看一下OP VM BGR最基本的原型
因为同相端、反相端虚短，所以I=ΔVBE/R3,
取R1=R2,很明显电阻两端的电压是相等的，又因为OP虚断，所以OP中没有电流，这样两条支路的电流明显相等了，
这个时候我们要注意因果关系，因为电阻相等、使得两条支路的电流相等了，
我们再让R1或者R2与R3成合适的比例，这样OP的输出就是基准电压，这就是最简单的OP VM基准电压需要注意同相端、反相端的接法，电路整体要趋于稳定，也就是负反馈要大于正反馈，第一条支路连接的电阻大一点，增益高，
所以左边是反相端，右边是同相端
发现问题：两条支路是有电流的，意味着运放输出也是有电流的，即输出加了电阻，很明显增益会下降，增益下降会影响虚短特性。
改进：使用电流镜来定义两条支路电流，VGS相等，下面的电路图是最典型的OP VM BGR
注意PMOS相当于一个放大器，会使信号反相为了让第一天支路负反馈，需要接正相端
R2支路上就是Vref,发现第三条支路是多余的，电阻直接加到第二条就行，继续改进
发现问题：左边的电流镜VGS为1.2V,右边的VGS为0.6V,两个电流镜没有做成恒流源，因为沟道调制效应，两个电流镜是不匹配的
继续改进，左边也加一个电阻让VGS相等
三、改进
3.1 改进失调电压
上面电路已经不错了，现在我们来考虑一下其他的因素：比如失调电压（Uos=V+-V-)
意思就是V+和V-还是不能相等的，有一些误差
那么怎么降低失调电压？ 首先看公式
Vos失调电压一般是做不到0的，又k=m*R1/R2*lnN=23,我们可以通过增大lnN来使m*R1/R2减小，这样m*R1/R2*Vos就减小了
我们需要增加N,一般N取8，取对数差不多就是2点多，就算N取24取对数也增加不了多少，遇到麻烦了，我们回过来想一想N的定义
ΔVBE=VT*ln(I2/I1*S1/S2),我们之前是假设电流镜I2/I1相等的，S1/S2=N,现在我们为了增大lnN，我们可以直接改变I2/I1就能达到增大许多的目的，
我们把电流镜变成1：P,有效减小了失调电压的影响，代价就是MOS管的宽长增大了，而且左边为了达到匹配VGS相等，电阻也要变成P* R2
咱们继续改进一下：右边的P倍的MOS管可以拆成并联
发现和上面的电路没啥本质区别，而且P* R2电阻太大了，所占面积也很大，这个时候我们把最右边的MOS管漏极改一下连接方式就行了，
右边支路二极管流过的电流还是左边的P倍，但是左边电阻匹配也只需要R2了
3.2 增加驱动能力
首先想一下为什么要增加驱动能力呢，很简单，因为上面的这些VM BGR是不能直接用的，
很容易理解，直接在vref输出下加一些负载，这些负载会分流，电流镜就不会匹配了，vref也不会等于1.2V（电流镜漏端没有驱动能力）
常规的解决办法直接加一个运放buffer就行，
VR就是Vref=VREF2=1.2V，因为运放OP1有驱动能力，所以需要大于1.2V或者小于1.2V的电压调剂R1~R4电阻就能实现，
但是还有加一个buffer运放可能有些麻烦。我们继续在原电路基础上进行改进
这个时候Vref端再接负载就不会失配了，
再次强调一下因果关系：这个图因为加了一个NMOS,S端相等，因为电阻相等所以电流相等，接负载的话电流由NMOS多出的电流提高，
两条支路的电流因为电阻相等还是匹配的，而电流镜加负载会分流所以不行。下面是这个图比较好看一些的电路图
VM电压模差不多就到这里了，
CM电流模其实也差不多，就是换一个方式使用电流再乘一个电阻得到Vref，本质上是一样的
随便放几个CM电路看看吧,分析一下
看一下Vref的组成，一目了然，M1和M2的电流叠加，再×R1
M1为ΔVGS/R4 M2为VBE/R3，下一个
额 一模一样 M6、M7电流叠加，前面MS0、1和电容构成启动电路
这些一眼就看出来的我们叫做显性叠加
这个就不太容易看出来，运放虚断，其实电路也就是ΔVBE/R和VBE/R叠加的，
这个不明显不能一眼看出来的叫做隐形叠加
基本电路基本就是这些，复杂的电路都是根据基本的电路然后再根据要实现的某一具体特性改进的，原理掌握了其实都很简单
4 仿真和版图
因为主要还是想分析一些基本电路原理，cadence仿真和版图就不具体说了
这个电路是根据清华大学李福乐教授PPT改进来的、为了方便照搬了一下chris老师的电路图
前面是启动电路、中间是运放、最右边是BGR核心
dc稳定仿真扫描一下：
基本稳定再1.21V附近
差不多就这样了，至于启动仿真、运放的stb稳态仿真，工艺角仿真、噪声仿真就不展示了，以后仿真模块我可能会具体写一下
版图如下：
行吧，差不多了，基准电压就到此为止了，下一次更新是模拟IC最重要最重要的放大器了，
这个要从0开始很详细很详细写一遍，特别是之后的频率响应和零点。
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发表于 2021-8-7 20:39:31
