state Machine Design Techniques for Verilog and VHDL

lannser · 发表于 2008-7-3 10:46:17

哈哈哈哈哈哈阿哈哈好！！！！！！！！

zudaohe2 · 发表于 2008-7-22 21:14:51

正在学RTL呢，谢谢楼主拉：）

jacocobi · 发表于 2008-7-23 14:11:09

many thanks

amin2008 · 发表于 2008-8-6 01:12:32

看看先

venysky · 发表于 2008-8-6 15:54:33

thank you

jaco.yang · 发表于 2008-8-6 22:22:32

Thanks for your share!

freelion · 发表于 2008-8-7 08:36:49

very good

janischen · 发表于 2008-8-8 23:48:47

感謝你的分享
看起來是synopsys的資料

xuanxuan · 发表于 2008-8-14 11:13:13

真得不错嘛？

wxf280 · 发表于 2008-8-16 17:05:37

提示: 作者被禁止或删除内容自动屏蔽

wxf280 wxf280 当前离线积分 555 头像被屏蔽	发表于 2008-8-16 17:05:37 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
wxf280 wxf280 当前离线积分 555 头像被屏蔽
	回复支持反对举报

:)