state Machine Design Techniques for Verilog and VHDL

milkcowboy · 发表于 2007-12-16 09:27:52

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ate Machine Design Techniques for Verilog and VHDL

未命名gggggggg.bmp

State Machine Design Techniques for Verilog and VHDL.pdf (158.8 KB, 下载次数: 417 ) st

[ 本帖最后由 milkcowboy 于 2007-12-16 09:36 编辑 ]

alex_bai · 发表于 2007-12-24 11:10:26

tao531 · 发表于 2008-1-22 16:32:30

bucuo

0xffff · 发表于 2008-1-23 08:13:26

好东西
谢谢楼主

magicma · 发表于 2008-1-30 17:20:23

不错，收下了

victor_lin77 · 发表于 2008-1-31 09:23:59

Let me check this and thanks a lot!!

newwaves · 发表于 2008-1-31 15:17:24

:victory:

liutingting117 · 发表于 2008-2-1 22:02:15

顶楼主,谢谢了!

shishiker · 发表于 2008-2-13 15:30:34

辛苦了，多谢

jm2000 · 发表于 2008-2-22 17:47:51

Thank you!

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