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楼主: fzfh1219

关于verilog语句中的延时

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发表于 2015-1-7 20:20:50 | 显示全部楼层
只用于仿真，无法综合。
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jettlau
发表于 2015-3-6 21:55:03 | 显示全部楼层
Any delay is simply ignored by design compiler.
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thu_zgy
发表于 2015-3-7 11:10:28 | 显示全部楼层
时序在综合是忽略，仿真时才考虑
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you_238
发表于 2015-3-7 19:33:49 | 显示全部楼层
看看啊
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haimo
发表于 2016-9-6 14:46:42 | 显示全部楼层
肯定是不能综合的，但有什么优点，我也说不出来，比如加了延时就是发现一个bug，不加就发现不了
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