关于verilog语句中的延时

shenxu1204 · 发表于 2010-1-21 01:16:57

插入反相器链就是最基本的延时的只不过这个延时不可能是任意值

shenxu1204 · 发表于 2010-1-21 01:20:13

对于Verilog中的延时，在做P&R后仿真还是很有用的，一般而言tb给的时钟和数据都是理想的，但是时钟是会插时钟树以保证到达各个寄存器的时钟边沿基本对齐，但是给入的数据确是理想无延迟的，此时做仿真就会出现setup vialotion那么这时人为加入延时就可以解决这个问题

fengyingjia · 发表于 2010-1-21 09:58:20

你们想把偶搞蒙啊！呼呼！

rotings · 发表于 2010-1-22 14:35:15

真正的硬件和加上SDF的后仿真的波形都是有延迟的，时钟上升沿与信号的跳变通常会分开一段时间，这段时间就是setup time和hold time；如果在rtl设计中不加延迟，时钟边沿与信号的跳变没有时间差，波形看起来与真实的硬件行为不一样，为了在rtl设计中描述真实的硬件行为，才需要手动添加延迟。而这样添加延迟是不可综合的。

宋晨 · 发表于 2010-1-22 19:44:03

楼上说的不错~~

lixu0820 · 发表于 2010-1-22 21:33:05

我也有点困惑，看看，学习学习

阿基里奥斯 · 发表于 2010-1-22 23:11:54

RTL可综合设计，一般是不需要在其中加入延时的，及时加入，通常综合工具也会忽略。
但延时在构造仿真用例时很有用。毕竟，实际电路是存在延时的。
BTW：因为verilog simulator工具对某些特殊RTL设计风格支持不好，仿真出错，所以在极特殊情况下，需要在RTL设计里加入一些延时来绕过simulator的问题。

peng7 · 发表于 2010-1-22 23:29:43

要多理解下
时延只有综合仿真里考虑

peng7 · 发表于 2010-1-22 23:30:59

先下些资料看看

putton · 发表于 2010-1-23 00:15:57

用于仿真，不可综合。

在Xilinx的一些IP（如GTP）中，会自动地产生100ps左右的延迟供user进行行为级仿真。

关于verilog语句中的延时

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