关于verilog语句中的延时

110500623 · 发表于 2010-7-24 14:08:42

越看越蒙，到底是可以综合不？

viryu · 发表于 2010-7-24 16:22:49

直接写#的延迟当然是不可综合的
要可以综合，需要专门的模块
其内容就是一个计数器……

fc740602 · 发表于 2010-11-20 19:48:27

不太清楚啊

conghung2012 · 发表于 2012-4-28 10:16:32

延时是用来在仿真过程中模拟实际电路的路径时延，和实现要区分开来。实际延时取决于工艺库，不是你想延时多少就行的。

conghung2012 · 发表于 2012-4-28 10:18:03

确实是用计数器实现硬件时延。

jesse1013000 · 发表于 2014-1-6 20:49:57

2楼说的有道理。
大部分延时语句不能出现在可综合代码中，少部分延时语可以出现在可综合代码中。但综合时延时会被忽略。
像下面的延迟语句就可以出现在可综合代码中：
assign #XX Q=0;
always @(posedge clk) begin
...
Q1 <= #XX Q0;
...
end

有兴趣的可以看一下：Xilinx的手册Synthesis and Simulation Design Guide中，Delays in Synthesis Code一节。
PS：手册google一下就可以找到。

yucaoxilin · 发表于 2014-1-7 15:11:21

路过学习，貌似理解了……

neufeifatonju · 发表于 2014-1-13 12:19:58

到底能不能综合

chj1294427354 · 发表于 2015-1-2 13:00:49

回复 3# fzfh1219

求具体点，急需这方面的知识《可综合的

duangege46 · 发表于 2015-1-7 20:00:23

结论就是设计中不要用

关于verilog语句中的延时

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