关于verilog语句中的延时

stupidboy2979

我怎么越看越不懂了

大龄青年

没听说 《= Delay 还能综合的；
只是给仿真用的。

要想综合延时，估计要用特定的module或语句告诉综合器，用buffer做出延时来。

humann

delay is used only in testbench.

humann

Any delay is simply ignored by design compiler.

yuanpin318

你看的一定是学术方面的。商业化的不支持

ydlm42sj

望高人多多指点！！

jiku

延时的作用有很多:
(1) Stimulus中时序的控制。例如时钟生成，等待，模拟input/output延迟, etc.
(2) 描述模块(模拟部分或者外部模块)的行为模型。例如PLL，POR，AD/DA，Memory等等。
(3) 控制事件的顺序，特别是在monitor和reporter里面。
(4) 带时序模型和RTL混仿时在interface处加延迟来解决setup/hold问题。
。。。

richardyicai

仿真用

ddale

不可综合的。只是simulation可用。

darren_hsu

我在公司听到的两个说法：一是synopsis 的VCS跑仿真，不加延时的话，在某些时候会工作异常。不过，我没碰到过。二是模拟真实器件的setup time。

我的理解：如果不加延时，从波形上看，在clk的上升沿去采数据时，如果数据是从‘0’到‘1’的跳变（或者相反），此时clk上升沿是与数据的跳变沿对齐的。理论上采集的是‘0’，但这样比较费解，因为毕竟是数据的跳变沿，为什么采集的不是‘1’呢。如果加了延时，clk的上升沿会与数据的跳变沿错开，逻辑清晰。而且这样也确实类似于setup time。