求助：关于xilinxfpga的全局时钟问题

hust_fhs

大家好，我想请教一下关于全局时钟的问题： 1、通过ise的ip core生成一个输入为50MHz，输出为150MHz的时钟，这个模块的输出是clkfx_out，我在顶层模块中调用这个全局时钟生成模块，使glaobal_clk<=clkfx_out，用global _clk作为其它模块的输入时钟信号。大家认为我的全局时钟生成方法对吗？ 2、如果以上方法是对的，为什么不用modelsim进行功能仿真能，仿真时出错，说找不到什么文件（忘了是什么文件，好像是xilinxcore方面的）。 3、如果在顶层模块中不调用全局时钟生成模块，直接用fpga的时钟输入管脚上的clock信号做为其它模块的时钟信号，则可以用modelsim进行功能仿真。 现在问题到底是出在了哪里？是我的全局时钟生成错了还是用ise的ip core生成的全局时钟不能进行功能仿真？ 请各位高手不吝赐教，小弟先谢谢了。