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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于verilog的全数字锁相环的设计
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楼主: xuemingyang

基于verilog的全数字锁相环的设计

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csulym
发表于 2008-2-20 17:06:03 | 显示全部楼层
正想学习一下．谢谢
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sawfish
发表于 2008-2-21 20:09:21 | 显示全部楼层
Thanks!
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idaty
发表于 2008-2-21 21:29:45 | 显示全部楼层
Download to read.
Thanks for sharing.
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brian_hwang
头像被屏蔽
发表于 2008-2-25 13:48:51 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
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91yuan
发表于 2008-3-26 18:09:32 | 显示全部楼层
谢谢分享
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skyking
发表于 2008-4-8 21:09:24 | 显示全部楼层
谢谢啊
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wudiyyn
发表于 2008-4-23 15:13:18 | 显示全部楼层
Thank you！
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发表于 2008-4-23 15:33:28 | 显示全部楼层
不是吧,我手工搭了个,现在才看到
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发表于 2008-4-23 15:35:10 | 显示全部楼层
不咋滴
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发表于 2008-4-23 19:50:58 | 显示全部楼层
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