基于verilog的全数字锁相环的设计

askermm · 发表于 2011-3-6 15:02:12

谢谢分享~~~

rainameko · 发表于 2011-3-7 16:40:28

谢谢分享

longjilb · 发表于 2011-4-2 13:54:24

还算可以吧

bluedevil2005 · 发表于 2011-9-10 20:56:44

谢谢分享~~~

rocsman · 发表于 2011-9-11 02:50:54

不错，看看那

xhy04540451 · 发表于 2011-9-13 16:46:34

谢谢啦!!!
!!!!!!

随风奔跑 · 发表于 2012-4-25 23:40:13

is this a good one

cleveland2002 · 发表于 2012-8-29 16:17:00

有电路or代码吗？看看

iooiniu · 发表于 2012-8-29 16:21:35

正想学习一下．谢谢！

cyydx · 发表于 2012-11-2 09:18:15

用的是BEST书里的结构吧，除参考信号外，还要再加一个高频时钟。现在ADPLL好像一般不这么做了，因为高频时钟限制了其应用，生成高频时钟也是件麻烦事

站长推荐 /1