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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于verilog的全数字锁相环的设计
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楼主: xuemingyang

基于verilog的全数字锁相环的设计

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shores
发表于 2010-3-30 17:25:48 | 显示全部楼层
我也看看先
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发表于 2010-7-20 15:22:36 | 显示全部楼层
看看先,谢谢啦!!!
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发表于 2010-7-21 23:46:49 | 显示全部楼层
谢谢~~~~~
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tokeyman
发表于 2010-7-22 00:12:21 | 显示全部楼层
nobody knows if this is the good one
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chrisdy
发表于 2010-7-23 08:22:09 | 显示全部楼层
kankan
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hxfwdzx
发表于 2010-7-23 08:31:30 | 显示全部楼层
kankan
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发表于 2010-7-23 23:03:20 | 显示全部楼层
看看~~~~~~~
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发表于 2010-8-19 22:21:34 | 显示全部楼层
dddddddddddddddddd
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发表于 2010-9-17 09:46:52 | 显示全部楼层
xiexie louzh u
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发表于 2011-1-4 19:15:27 | 显示全部楼层
谢谢 分享
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