设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › RTL Modeling with SystemVerilog for Simulation and S ...

1 ... 3 4 5 6 7 8910 11 12 / 12 页下一页

发新帖

楼主: yesbird

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design

发表于 2020-5-18 22:58:04 | 显示全部楼层

致敬 Stuart Sutherland，感谢分享

回复支持反对

发表于 2020-5-19 19:39:29 | 显示全部楼层

谢谢分享

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2020-5-28 20:05:23 | 显示全部楼层

Thanks!!

回复支持反对

发表于 2020-6-3 13:40:11 | 显示全部楼层

Good reference~

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2020-6-15 10:00:41 | 显示全部楼层

感谢！

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2020-7-21 13:25:27 | 显示全部楼层

Thanks

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2020-7-21 16:16:36 | 显示全部楼层

收下了，谢谢

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2020-8-9 13:52:44 | 显示全部楼层

谢谢分享啊！

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2020-8-10 22:31:32 | 显示全部楼层

谢谢

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2020-8-11 10:09:11 | 显示全部楼层

thanks for sharing such good book

回复支持反对

1 ... 3 4 5 6 7 8910 11 12 / 12 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-18 02:36 , Processed in 0.021855 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表