求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》

gobar25 · 发表于 2021-8-8 02:01:34

thanks wonderful posting

lglglg · 发表于 2021-8-12 11:04:40

非常感谢

mohamedsaber · 发表于 2021-12-13 23:52:26

thanks

dannymu · 发表于 2021-12-20 14:33:40

谢谢

yongyong1126 · 发表于 2021-12-23 07:32:56

谢谢分享，学习一下！

azzzztec · 发表于 2021-12-24 00:24:53

谢谢分享

jw216 · 发表于 2021-12-25 22:50:53

谢谢分享

abc_def_ghi · 发表于 2022-4-22 20:57:55

yesbird 发表于 2019-8-1 08:46
check it

good. thanks.

Betray003 · 发表于 2022-4-25 08:36:11

不错，学习学习

nullptr · 发表于 2022-4-25 22:47:31

谢谢

[求助] 求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》