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楼主: dikonpep

[求助] 求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》

发表于 2023-8-24 09:25:53 | 显示全部楼层

kankan

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发表于 2023-8-24 09:42:57 | 显示全部楼层

thanks

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发表于 2023-8-24 09:53:51 | 显示全部楼层

多谢分享！

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发表于 2023-9-8 21:20:30 | 显示全部楼层

thnaks ~~

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发表于 2023-11-1 15:29:26 | 显示全部楼层

谢谢二楼分享，好资料

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发表于 2023-11-1 15:41:37 | 显示全部楼层

yesbird 发表于 2019-8-1 08:46
check it

感谢楼主分享

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发表于 2023-11-6 14:39:18 | 显示全部楼层

谢谢分享

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发表于 2023-11-9 17:58:03 | 显示全部楼层

感谢分享

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发表于 2023-11-26 18:55:17 | 显示全部楼层

虽然基础，还是非常感谢

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发表于 2024-1-16 10:48:01 | 显示全部楼层

这个资料可以看看

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