求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》

jsncepu · 发表于 2023-8-24 09:25:53

kankan

jsncepu · 发表于 2023-8-24 09:42:57

thanks

棒约翰 · 发表于 2023-8-24 09:53:51

多谢分享！

adi121293 · 发表于 2023-9-8 21:20:30

thnaks ~~

青椒不辣 · 发表于 2023-11-1 15:29:26

谢谢二楼分享，好资料

flyskyseu · 发表于 2023-11-1 15:41:37

yesbird 发表于 2019-8-1 08:46
check it

感谢楼主分享

badegg9 · 发表于 2023-11-6 14:39:18

谢谢分享

cmmjava · 发表于 2023-11-9 17:58:03

感谢分享

platum66 · 发表于 2023-11-26 18:55:17

虽然基础，还是非常感谢

hunan168 · 发表于 2024-1-16 10:48:01

这个资料可以看看

[求助] 求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》