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楼主: puxiancheng

[求助] 求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》

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发表于 2022-5-6 19:37:01 | 显示全部楼层
打捞一下。。。
发表于 2022-5-8 10:20:22 来自手机 | 显示全部楼层
非常感谢
发表于 2022-5-9 19:58:07 | 显示全部楼层


谢谢分享啦
发表于 2022-7-6 12:56:59 | 显示全部楼层
thanks
发表于 2022-8-7 21:41:16 | 显示全部楼层
感谢分享
发表于 2022-9-16 10:13:03 | 显示全部楼层
谢谢大佬的pdf,找了好久
发表于 2022-12-12 10:29:06 | 显示全部楼层
这是本好书
发表于 2022-12-15 02:13:40 | 显示全部楼层
RTL_Modeling_with_SystemVerilo.pdf  11.52 MB, 下载次数: 360 , 下载积分: 资产 -4 信元, 下载支出 4 信元
发表于 2023-7-5 19:24:17 | 显示全部楼层
同求,要是有中文版的就好了
发表于 2023-8-23 23:59:25 | 显示全部楼层
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