请教大侠：做了DC为什么还要做STA？

eagle.cracks · 发表于 2007-9-3 23:04:13

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刚刚接触后端，对于后端的情况还不怎么理解。请教大侠：一般在使用DC的时候已经做了时钟约束，例如创建了时钟100MHz，设置了输入输出延迟等，那么为什么后续还要做STA呢？DC中的时序约束和PT中的处理有什么区别啊？

盼望各位大侠不吝赐教！谢谢！

mzsm1 · 发表于 2007-9-4 09:01:25

STA是用来分析和检查你综合出来的时序的，

fengky20002002 · 发表于 2007-12-15 12:46:04

布局布线后的实际版图的时序当然要检查了

fengky20002002 · 发表于 2007-12-15 12:47:44

PR后的delay谁也不知道

vlog · 发表于 2007-12-31 12:33:25

manual告诉我们,pt 比dc的sta快，呵呵

uniwang · 发表于 2008-1-9 14:38:39

pt引入了pr后的wire信息，所以更为精确，pt可以作为sign off的工具，而dc不行。

klove · 发表于 2008-1-10 12:06:31

STA利用窮舉法檢查了每一個路徑
不頂不行
實力真是太棒了

keroppi · 发表于 2008-2-28 10:53:51

DC完了　只是 Verilog code變成 Gate-Level Code而已實質上妳還是得驗證一下這個出來的等效邏輯電路 setup/hold time 能不能符合 SPEC.

junul · 发表于 2008-3-6 19:01:35

In fact, STA was finished after RC extrction.
So, it contains the information of actual connection. It is more
exactly and the tool is more powerful

xinchill · 发表于 2008-3-8 01:00:25

layout的timing不一定合乎要求，所以STA检查一下，然后retiming一下。

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