如何用VHDL或verilog HDL实现时钟的2倍频？

spritez · 发表于 2009-8-24 10:10:33

原帖由 apex 于 2003-8-18 11:12 发表

 登录/注册后可看大图

需要更高频率的时钟作源，这种倍频没有什么意义，个人意见

对呀，其实还是分频。

amin2008 · 发表于 2009-8-24 22:35:51

可以用语言实现，利用一个触发器和异或门就可以了

qq274255093 · 发表于 2009-11-17 10:21:39

好东西，顶

cihchenlin · 发表于 2009-11-20 10:15:02

好贴

ptthjt · 发表于 2009-11-21 12:18:31

学习中

lennon789 · 发表于 2009-11-22 14:53:10

理论上是不可能用语言实现倍频的，PLL中的VCO是做不出来的

eag1e · 发表于 2009-11-22 19:56:32

看看~~~~

leisure · 发表于 2009-12-25 21:31:31

有谁有DPLL的CODE？

leter15 · 发表于 2010-1-5 12:56:13

学习了

leapstone · 发表于 2010-1-5 15:25:12

能不能给个具体的介绍

账号		自动登录	找回密码
密码			注册

站长推荐 /3