SV和UVM小白，学习初期，好茫然，有大神助力么？说说学习这个的方法哲学和思想

小科白菜 · 发表于 2017-5-8 09:08:24

回复 20# chenfengrugao

env固定部分理解起来还好，就是涉及到与DUT交互就蒙圈了，也就是sequence这里，这里是重点我知道，是不是也是做验证的难点，写激励？

chenfengrugao · 发表于 2017-5-8 13:04:56

回复 21# 小科白菜

uvm5.tar.gz (3.42 KB, 下载次数: 69 ) 几年前我学uvm时写的一个例子，你参照一下。

另外你可以看看
System Verilog for Verification, 3nd Edition的第一章关于分层的testbench的部分。
A Practical Guide to Adopting the UVM Cadence的第2章，UVM Overview

这些书我觉得你那里应该已经有了。

小科白菜 · 发表于 2017-5-8 20:09:20

回复 22# chenfengrugao

Mentor公司这个课程是针对UVM1.0的吗？Subscriber我看UVM1.1的时候没有看到诶~~

涂满 · 发表于 2017-5-11 10:11:54

学习中

星垂晓雾 · 发表于 2017-6-21 17:00:31

学习啦

defera · 发表于 2017-6-21 17:12:46

学习一下

ljjywdz · 发表于 2017-6-30 22:21:52

回复 22# chenfengrugao 谢谢分享

william_vp · 发表于 2017-7-1 11:38:49

我也跟楼主一样，同问！

cheyle · 发表于 2017-7-3 11:04:33

SV和UVM包括之前的VMM的核心思想就是要让验证平台或者说是各种testbench模块化可重构可复用，然后像driver/monitor等这些各个组件都可以单木成林，不同的UVM平台之间甚至可以复用不同的组件，至于里面的细节还需要你仔细的研究下，这个东西急不来

cheyle · 发表于 2017-7-3 11:11:44

SV和UVM包括之前的VMM的核心理念就是要让验证平台或者叫testbench组件化可配置化可重构化，各个组件单独存在可以单木成林，甚至不同的UVM平台之间组件都可以复用。至于组件里的细节还需要慢慢的理解，不要着急

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