SV和UVM小白，学习初期，好茫然，有大神助力么？说说学习这个的方法哲学和思想

小科白菜

我看了一个月的sv语法和张强的UVM实战I，刚开始看语法书还好，能理解，但是uvm看着看着就陷入混乱懵逼状态了，各个组件之间的关系好复杂呀好复杂，感觉智商不够用啊==路过的大神快来指点下妹子

小科白菜

看实际的代码就更不用说了，那叫一个痛苦

小科白菜

可以说说怎么通过实际的代码来学习么，是一上来就一行代码一行代码看，去弄懂每行代码的意思么？还是理清一段.sv代码的框架就可以了？

jerrycao

看 synopsis UVM lab（本站就有）.  一个一个lab 做， 很快就能懂个大概。

小科白菜

回复 4# jerrycao


    我搜到了，但是解压的时候显示需要插入磁盘 是什么鬼呀~

chenfengrugao

建议看这个视频教程，有个hello world示例，对入门有帮助。
https://verificationacademy.com/courses/basic-uvm

fgg1991

不管是sv的验证平台还是uvm，基本思想都是把各个部分抽象出来模块化，然后各司其职，我想你一定做过verilog的testbench，test vector的产生，输入到dut，再到监测输出波形，都在一个文件里，小程序可以这么做，大的平台这么做就是自讨苦吃了，sv和uvm的目标都是把这些拆开，uvm更加智能化，自动化，提供了很多现成的api供你调用。

小科白菜

回复 6# chenfengrugao


    thanks so much

小科白菜

回复 7# fgg1991


    主要是觉得Verilog代码没有SV抽象，OOP没有学好

gaurson

回复 9# 小科白菜


    边练习那些LAB，边在自己脑袋里面增强OOP的概念，如果以前习惯于数字逻辑或者HDL的思维，会需要一个比较大的转变。