今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？

xiaoniu222 · 发表于 2021-8-15 22:46:10

lxq124lxq 发表于 2017-5-11 18:06
FIFO两侧读写时钟速率差异太大时需要注意会同时置空满指示的问题：例如写时钟是100MHz，读时钟是1MHz，地址 ...

同学，这边读时钟大于写时钟的时候，同时置空满标识怎么理解呢？有时间还请帮忙分析一下

lw_chiang · 发表于 2021-8-23 17:20:44

clk : 讀是寫100倍沒是 , 但寫是讀100倍深度就要是100

durbin · 发表于 2021-8-26 17:10:38

great

国际米兰 · 发表于 2021-9-5 21:17:13

zhuzhiqi 发表于 2021-2-9 17:48
慢时钟区域采集到的格雷码可能多bits 发生改变，这样慢时钟域的指针就会出错吧。 ...

快时钟的格雷码确实可能发生了多bit的改变。但是这些多bit是不同的时刻变化的
对于慢时钟采集的那个沿的时刻来说，仅仅可能存在1bit在变化。其他bit都是稳定的（虽然之前可能已经有多bit变化了，但在慢时钟的这个沿的时刻已经是稳定的了）

所以同步到慢时钟域依然要么是最新状态，要么是上一状态，而不会是其他混乱的状态。

FIFO依然功能正确！
结论就是，不论两侧时钟是什么频率，都不会影响FIFO的功能正确。
效率则是另外一个话题。

PS：上述观点只从FIFO的原理上解释
格雷码之间的skew不在讨论范围之内，假定skew不影响。这个，可以通过时序约束保证。

come_on_sn · 发表于 2021-12-9 10:09:40

杰克淡定发表于 2016-12-16 12:54
回复 33# 马工

如果在写时钟域设计“空”信号，一般“空”信号是要给读时钟域用的，你再把这个“空”信号 ...

前辈您好，请问怎么从设计上解决地址同步带来的延迟问题呢？是只能通过半满、半空四个状态来设计吗？

come_on_sn · 发表于 2021-12-9 16:25:12

SimonZhamg 发表于 2019-5-18 00:16
1. 首先，关于AFIFO的问题，确实,最起码可以考察出初级/资深 ASIC designer的区别。但是再往高，考察AFIFO ...

前辈您好，请问怎么从设计上解决地址同步带来的延迟问题呢？是只能通过半满、半空、空、满四个状态来设计吗？

另外就是有没有异步FIFO时序相关的手册来帮忙理解电路呢？感恩！

come_on_sn · 发表于 2021-12-9 16:34:28

国际米兰发表于 2021-9-5 21:17
快时钟的格雷码确实可能发生了多bit的改变。但是这些多bit是不同的时刻变化的
对于慢时钟采集的那个沿的 ...

您好，有一个地方不太理解。

假如写慢/读快
那读时钟域里的格雷码指针（0000、0001、0011、0010）经过同步器被写时钟采集的话，就变成了（0000、0011）这种情况应该是2bit发生变化啊。
就不是特别理解这种慢时钟域发生的地址漏采具体会有什么影响呢？

从这一刻信仰 · 发表于 2021-12-9 19:17:14

面试官只想问你两个问题 1：FIFO深度 2：set max delay

SimonZhamg · 发表于 2021-12-10 00:09:12

come_on_sn 发表于 2021-12-9 16:25
前辈您好，请问怎么从设计上解决地址同步带来的延迟问题呢？是只能通过半满、半空、空、满四个状态来设计 ...

设计上解决不了地址同步带来的延迟问题。
但是在应用中，这个延迟带来的，只是更为保守的水位控制。不会导致逻辑性的错误。

come_on_sn · 发表于 2021-12-12 22:32:09

SimonZhamg 发表于 2021-12-10 00:09
设计上解决不了地址同步带来的延迟问题。
但是在应用中，这个延迟带来的，只是更为保守的水位控制。不会 ...

嗯嗯，谢谢了！
有个问题想请教下，就是2进制地址生成格雷码地址时怎么保证不会多延迟一拍送到另一侧时钟域呢？

[讨论] 今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？

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