今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？

lujigua · 发表于 2019-10-22 14:13:20

oldpaul2016 发表于 2016-12-16 13:19
大家看看这篇文章,就没争论了.

这个pdf吧常用的异步处理方法都描述了，3x

lujigua · 发表于 2019-10-22 15:37:05

SimonZhamg 发表于 2019-5-18 00:16
1. 首先，关于AFIFO的问题，确实,最起码可以考察出初级/资深 ASIC designer的区别。但是再往高，考察AFIFO ...

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通读整个讨论话题，此观点思路清晰，点赞

mlx21012 · 发表于 2019-10-22 17:51:08

本帖最后由 mlx21012 于 2019-11-11 14:48 编辑

初步分析，FIFO功能不会出现任何问题，如无特殊需求，FIFO深度也不用设置特别大。

a953982070 · 发表于 2019-11-23 10:20:15

学习了。。

荣博 · 发表于 2019-11-26 18:54:34

学习了，

lyx204 · 发表于 2019-11-27 21:28:56

AFIFO is just used for the clock domain cross process. no matter how the difference of the wr & rd clk frequency.

mabin99 · 发表于 2020-5-14 10:23:48

xcan2012 发表于 2016-9-11 23:05
觉得应该是会产生setup/hold时序问题吧。例如，在读时钟比写时钟快100倍的情况下，写满的标志位是在写时钟 ...

阁下这个回复有点业余呀，有同步的情况下为什么还会有时序问题呢，那要同步干嘛呢

ll_ago · 发表于 2020-5-19 17:34:27

异步FIFO的读写标志产生，差不多需要2个比较域的时钟周期，如果FIFO深度过浅，而读写时钟相差太大，可能导致满空标志的异常，以读快/写慢为列，会导致rdempty 信号还没有产生，FIFO实际上已经被读空，写操作同理。

小小小球 · 发表于 2020-9-9 17:51:10

看的一头雾水，不过根据已有知识推断，应该是不行的

balanx · 发表于 2020-10-3 12:23:51

谢谢楼上附件分享

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