今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？

SimonZhamg

1. 首先，关于AFIFO的问题，确实,最起码可以考察出初级/资深 ASIC designer的区别。但是再往高，考察AFIFO就有点不合适。
2. 第二，有个铁律，任何afifo的应用都需要读写两端throughput balance。这是一个需要注意的点。
3. 第三，读看空，写看满。故空flag在读clock domain，满flag在写clock domain。这点需要再次注意。
4. 第四，afifo的空、满 flag都是保守flag，这是基于afifo的异步机制决定（写地址需要sync到读端，读地址需要sync到写端，格雷码转换……等等），所以，不要说两遍clock差100倍，即便差1万倍，afifo的function必定仍然能够正常work。
5. 非要说可能会发生啥事情，那就是这种设计注意下深度，throughput需要计算好。就这样。

SimonZhamg

前面帖子有的说如果读写clock差别太大，会导致异步机制失效，即慢clock采快地址会同时几根地址先一块儿变，导致地址错误，从而引发错误的空满信号。这个是错误的理解格雷码了。
格雷码之所以为格雷码，是因为以时间为X轴来看，任何时刻格雷码地址均只有一个BIT在反转。不论采它的clock在时间轴的那个phase，均可能采到一个反转的地址线，即便采到亚稳态，也只有一个地址线存在亚稳态；换句话说，只可能采到“历史地址”，并非“错地址”。这是两个概念。

zzq285868299

我做fpga高速通信都好几年了，我也不知道。

IC破月

不错的经验分享，谢谢

daxueliujisheng

神经  一道前端设计题 硬生生扯成后端时序题   

daxueliujisheng

1. 首先，关于AFIFO的问题，确实,最起码可以考察出初级/资深 ASIC designer的区别。但是再往高，考察AFIFO就有点不合适。
2. 第二，有个铁律，任何afifo的应用都需要读写两端throughput balance。这是一个需要注意的点。
3. 第三，读看空，写看满。故空flag在读clock domain，满flag在写clock domain。这点需要再次注意。
4. 第四，afifo的空、满 flag都是保守flag，这是基于afifo的异步机制决定（写地址需要sync到读端，读地址需要sync到写端，格雷码转换……等等），所以，不要说两遍clock差100倍，即便差1万倍，afifo的function必定仍然能够正常work。
5. 非要说可能会发生啥事情，那就是这种设计注意下深度，throughput需要计算好。就这样。
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我就想问一句  这道面试题考察的知识点 本质是什么   华为 呵呵  PPT写多了吧

gransport

SimonZhamg 发表于 2019-5-18 00:48
前面帖子有的说如果读写clock差别太大，会导致异步机制失效，即慢clock采快地址会同时几根地址先一块儿变， ...

但是如果地址各bit时延差别比较大，有可能造成两个bit同时翻转，因为下一拍的翻转bit和本拍时延大的翻转bit有可能同时发生。

gransport

gransport 发表于 2019-10-9 14:49
但是如果地址各bit时延差别比较大，有可能造成两个bit同时翻转，因为下一拍的翻转bit和本拍时延大的翻转b ...

不过这个跟读写时钟差别大无关，只是设计中要考虑的问题。

SimonZhamg

gransport 发表于 2019-10-9 14:53
不过这个跟读写时钟差别大无关，只是设计中要考虑的问题。

对，所以关于格雷码异步界面，需要约束中设置所有bit的skew不能超过1个时钟周期。否则确实会有问题。

eiownlee

不错的经验分享，谢谢