請問有關systemverilog 裡的clocking block

ccmake23

請問各位大牛
systemverilog 裡的clocking block 主要的母地是用來做甚麼的?

看了SystemVerilog for Verification一書的相關章節

還是無法完全理解他的意義

他的目的是要把interface裡的訊號都跟一個外界input的clock同步嗎?

為什麼一定要用這種clocking block?

用一般的語法  在testbench裡面把訊號drive出去  (例如 : always語句?) 不能達到同樣的效果嗎?


另外還有一點不太明白

就是這個clocking block可以設定skew

我不太明白這是甚麼意思

對於這個clocking block driving出去(output)的訊號還勉強可以理解

他就是把drive出去的訊號作一定時間的delay 再給DUT

但是對於input來說  他的意思好像是   提前去latch input到testbench的訊號?

這樣做有甚麼意義嗎?

我在波形上   好像看不到這種提前latch的效果

(例如這個例子 : http://www.asic-world.com/system ... html#Clocking_Block)

我在波形上只看到clocking block的output 訊號被delay 1ns出去

但是input進來的 dout(從DUT來)  卻是跟clk是完全同步的

沒有看到1ns 提前

請問是我哪邊有理解錯誤嗎?

感謝各位大牛相助!!