关于建立时间的问题

h1_x2_r3

我正在做一个增益84Db,带宽600M,输出摆幅单端2V,建立时间5ns以内的全差分运放,现在增益和带宽分别是84.7以及603M,摆幅4v,功耗有点大33mw,但是建立时间始终只有7ns,要想再减小我用了一个月的时间都无法达到4.5ns,我的结构是两级放大,第一级是折叠式,第二级是电流源负载反向放大器,请问各位达人,是否这种结构只能做成这种性能了呢?我现在已经有这种体会了,感觉在结构上必须改进,但是又找不到好的办法,请各位赐教,小弟谢过了!

sk1105

要求5ns建立时间，按照建立精度10e-3算，5ns>7*(1/w)，即f>7/5ns/(2*pi)=223MHz。
所以你的带宽指的是f＝600MHz的话，建立理论上应该没有问题。
你可以再增大电流或者减小电容试试，感觉这个op有点恐怖。

finfoun

更完整的建立时间的公式是ts=(Avf/w)*lin(1/e)=7*(avf/w)=5ns,所以GB=w/2/pi=7*Avf/(5ns*2*pi)=Avf*222.9Mhz,注意e为建立精度，Avf为运放测试建立时间时接成的反馈的闭环增益，如果是单位增益形式，则Avf＝1，即得楼上计算的结果，所以楼主应该检查一下具体应用的时候反馈闭环增益为多少，以上公式见拉查维Design of Analog CMOS Integrated Circuits，英文版p295.

minist

对于给定的负载电容,必须增大运放的电流负载的电流,而要维持同样的最大输出摆幅,所有晶体管必须有较大的栅宽,其结果增大了功耗.因此要在这些方面进行折衷!

pol_sky

说的太好了,学到东西了

h1_x2_r3

谢谢各位兄台!我在测试建立时间的时候是接成跟随形式,即Avf=1,但是应用在两倍增益的残差中,即采样与保持电容的大小是2倍关系!
但是现在感觉增大电流并不能改善我的建立时间,我现在的补偿电容是2P,如果改成1P,的确可以使大信号建立明显变好,但是这样做会严重影响相位鱼肚!我现在就是找不到更好的办法既能降低大信号建立时间有能提高相位鱼肚的办法,请各位不吝赐教!在下谢谢了!

vdslafe

   

原帖由 h1_x2_r3 于 2007-5-17 12:43 发表
谢谢各位兄台!我在测试建立时间的时候是接成跟随形式,即Avf=1,但是应用在两倍增益的残差中,即采样与保持电容的大小是2倍关系!
但是现在感觉增大电流并不能改善我的建立时间,我现在的补偿电容是2P,如果改成1P,的 ...

你的设计给课程用，还是给真正设计的？
如果是后者，你必须要用实际的运用情况来测试。

而且看phase margin, 是要看close loop 的情况。 一般都有feedback factor, 减小你的loop bandwidht, 会让phase margin 好的。

跟随形式的情况，一般只有reference buffer, voltage buffer 之类的才有用倒。

MDAC 的amplifier, 可不是source follower configuraiton

如果还有问题，试试加大输出级电流。减小compensation cap. 或者用cascode compensation

h1_x2_r3

谢谢vdslafe！我的是实际应用！我现在就是在闭环下测试的，第一级用的是连续时间共模反馈！
我加大了输出级的电流，但是仍然不行。虽然的确可以改善，但是有限度啊！
请问如何减小loop bandwidht啊？
什么是cascode compensation啊？
谢谢！

vdslafe

   

原帖由 h1_x2_r3 于 2007-5-17 13:34 发表
谢谢vdslafe！我的是实际应用！我现在就是在闭环下测试的，第一级用的是连续时间共模反馈！
我加大了输出级的电流，但是仍然不行。虽然的确可以改善，但是有限度啊！
请问如何减小loop bandwidht啊？
什么是 ...

实际应用，MDAC amplifier 怎么会是跟随模式？ 应该是gain = -2 的voltage amplifier, with feedback factor of 1/3 (如果gate cap 不算）.  
如果你需要loop bandwidth 600MHz, 你是要设计100Msps 14b?

增大输出电流的时候要减小你的compensation cap 和zero resistor.

你的共模电路能稳定么？ 如果你diff loop 都不稳定

h1_x2_r3

我设计的是100M,12bit,我的第一级共模反馈应该是正确的，因为输入变化200mv,输出直流变化只有6mv,
这是测试电路图，你看正确么？