关于建立时间的问题

vdslafe

不太对头啊。

为啥你的输出会个正弦波。你还加上差分输入了？

而且频率怎么这么慢？ 才1，2k?

h1_x2_r3

我的输入也是正弦波啊！只是幅度太小，看不出来而已，我的输入正弦波0.2V的直流变化正好被抑制了啊！

h1_x2_r3

我测试了一下，输入频率20M的图象最后结果跟上面的一样！

vdslafe

用的测试方法不对
应该用common mode step response.
看有没ring

microuser

楼主好，你做的是pipeline ADC吗？
我想问的是你是怎么进行建立时间的仿真的呢？
是使用理想模型作反馈环路，还是使用开关电容结构呢？
如果是后者，你的建立时间 是SR 限制较大 还是 step responce 中的 ring所占时间较长呢？

h1_x2_r3

我的第一级用的是连续是CMFB，在测试建立时第二级暂时没有用CMFB,本来我是想用SC CMFB，但是测试建立时感觉用了又不太对。
我的建立主要是SR影响很大，Ring倒是很小，才2ns,我现在就是在想怎样提高SR,都郁闷了一个月了！！！
你有什么好办法么？

liyanming

学习。。。。。。。。。。。。。

microuser

如果SR所占的比重比较大的话，只有减小负载电容 增大电流两种方法，不过你的电流已经很大了阿！
在余量放大器中是要放大两倍的（一级一位精度），那么 你的600M带宽应该不够 100Msample吧。
我最近也在作pipeline ADC 使用开关电容作反馈网络，理想开关的时候 建立精度 12bit 建立时间 7ns，可是 使用了 实际开关之后 怎么做不到12bit精度了。
神阿 救救我吧！！

werwolf

如果是因为SR太小引起的建立时间太长，应该增大输入级的尾电流吧，不是输出级的电流。SR主要由变化的最大电流决定的，与输出级没什么关系吧，输出级在没信号输入的时候上下电流是匹配的，当有信号输入时，输出级电流的变化实际上就是输入级尾电流啊。

chenzhi850811

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