寄存器由不同的时钟进行采数据和发数据？

罗蒙

如上图所示：其中A端接时钟PLLCK_MUX,B端接时钟time_2_div_PLLCK。
问题：在ICC中时，这两个寄存器仅与时钟time_2_div_PLLCK相关；
          在PT中，这两个寄存器的的时钟情况分3种：
          1.DFF1、DFF2都与PLLCK_MUX相关；
           2.DFF1与PLLCK_MUX相关,DFF2与time_2_div_PLLCK相关；
          3.DFF2与PLLCK_MUX相关,DFF1与time_2_div_PLLCK相关；
注：ICC中没有对这个MUX设置case！ICC中的这路径不违规，但是PT中这条路径存在较大违规（因为在PT的报告中DFF1与DFF2没有与PLLCK_MUX相关的report，report都是如上述所说的2种情况）
请大神帮忙啊！  完全不能理解ICC和PT选时钟的做法啊！  在PT的时序违规 不知道如何处理啊？

trippa

PT check timing的方法比较保守，在上面三种组合中那种组合使得timing结果更为保守就用那一组，最好利用set_case_analysis的方法。这样就不会出现上面这种情况了。还有把ICC 和PT的结果贴出来，好找原因啊

zero_0

如果只跟一个clock相关，除了case应该没别的办法。
像false path或者clock group 都是做不到的

罗蒙

回复 2# trippa


   好的，谢谢！

罗蒙

回复 3# zero_0


   谢谢！