在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1878|回复: 2

[求助] 跨时钟域时序约束

[复制链接]
发表于 2015-1-23 14:17:10 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
请教您一个关于跨时钟域综合的问题。先谢谢了!
在跨时钟域的时候,控制信号我用了synchronizer,但是数据信号没有使用,由控制信号保证,数据信号被采样时已经稳定。在sdc文件中我设置了synchronizer的input为false path。请问数据信号怎么约束?如果不约束为不会有问题?
发表于 2015-1-24 11:00:10 | 显示全部楼层
通常同步以后,基本可以消除亚稳态的问题,

约束么,不用特殊的设置, timing报出来再看看,   

可以check_timing看看完备性
 楼主| 发表于 2015-1-28 10:57:54 | 显示全部楼层
谢谢了!
控制信号同步后采样基本可以消除控制信号和数据信号的亚稳态问题。而时序问题你的意思是不需要设置false path吗?我现在为了保险起见,数据信号在新的的clk domain也flop了一拍,然后把跨时钟域的信号都设置了false path,在false path上没有做任何逻辑。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 00:45 , Processed in 0.015525 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表