最近在学习spyglass，遇到了问题

ppp0221 · 发表于 2015-12-9 11:35:37

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发现spyglass的constraint check跟DC能接受的有一些出入，比如clock的定义，clka和clkb都是由clk产生，只是频率不同，DC里面用clock generate来定义clka和clkb，然后我后面加了false path对clk ， clka，和clkb，但是spyglass就是认为三个时钟应该是同步的，不应该加false path，去了constraint里对clka和clkb的定义才不报错误。谁来说一下，这个地方怎么处理，谢谢。另外附上收集到的spyglass学习文档，给需要的同志们。

SpyGlassQuickGuide.pdf (173.08 KB, 下载次数: 653 )

SPYGLASS简易使用指南.docx (16.94 KB, 下载次数: 601 )

echoas · 发表于 2016-2-17 14:20:27

这三个时钟确实是同步的。不知道你设false path是出于什么目的呢？

wangy7610 · 发表于 2016-4-28 14:05:20

感谢分享

奋斗的小黄牛 · 发表于 2018-9-21 13:20:05

thanks

脚步足迹 · 发表于 2018-9-26 11:36:44

docx 里面没啥内容啊

309280891 · 发表于 2018-12-19 12:40:48

多谢，多谢........................

wuketom · 发表于 2019-1-21 18:37:02

多谢分享

deepakec028 · 发表于 2019-2-4 14:46:22

Good Information

wuketom · 发表于 2019-3-15 11:12:32

多谢分享

厚娇07 · 发表于 2019-3-28 14:18:44

word的内容有点坑

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