fpga实现tdc，锁存延时链数据时候的亚稳态处理

xiaomai515 · 发表于 2014-7-26 10:46:23

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在使用fpga中的延时链来实现tdc时候，在对延时链输出数据进行锁存时，由于临近时钟边沿的输入数据变化违背了触发器的建立和保持时间，导致触发器进入亚稳态，不知哪位大神能否赐教，这个亚稳态怎么处理！很着急！

liao7wei · 发表于 2015-8-18 16:08:11

请问，你解决了么？我也在弄这个~~~~

mjydzxx · 发表于 2015-9-1 19:51:20

回复 2# liao7wei

719302559我现在也在做类似的东西，方便加个QQ一起讨论么？

mjydzxx · 发表于 2015-9-1 20:32:49

回复 2# liao7wei

您好，方便加QQ719302559一起讨论么？

冲啊，tdc · 发表于 2021-8-23 11:31:46

老哥，这个问题您当时是怎么解决的啊，我是看到您也遇到过这样的问题，我才注册的这个账号，想问一下老哥当时是怎么解决的啊

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