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[求助] 语言转换,ahdl 转换 verilog语言 ,熟悉ahdl,有时间的请看。

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发表于 2016-7-11 10:20:10 | 显示全部楼层 |阅读模式

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小弟之前用altera做的一项目,里面有10个模块是用ahdl做的,其他的是用bdf做的(bdf可以用quartus ii 自带的转换生成

verilog),产品已经量产,现在要转换平台,需要把ahdl转换成verilog语言, 有熟悉ahdl并且verilog的,清联系我。qq:

1009952051,费用协商。
    注: 我的ahdl里面主要有两种语句,这两种语句占到了所有语句的99%。
      1   逻辑语句。如:PPLB    =   !ST0 & ST1 & !ST2 & !ST3 & !ST4 & !DATAEN # PL & DATAEN;
      2  D触发器语句.如:F0     =    DFF(!F0 # C1,125M,!FINI, );       F1        =    DFF((F0 $ F1) # C1,125M,!

FINI, );
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