请教一个可切换时钟的寄存器，在DC综合时怎样约束

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有一个寄存器，主要逻辑如下图这样：

其中，CLK是32K/40M可切换的，REG_RST是32K时钟域的，REG_SET是40M时钟域的。
现在已知时序是：
CLK工作在40MHz时钟时，REG_SET可能会产生1个cyc的高电平，使寄存器置一，从而导致CLK切换到32K时钟下；CLK工作在32K时，REG_RST可能会产生1个cyc的高电平，使寄存器清零，从而导致CLK重新切换到40M时钟。
在40MHz时钟下，CLK_RST不可能产生1；在32KHz时钟下，CLK_SET不可能产生1。

现在想问的是：
1、这个寄存器在使用REG_RST、REG_SET时，需要做异步过渡吗？我感觉基于它限定的时序，可以不做异步过渡……
2、综合时，这里的约束该怎么设置？比如说DC在计算REG_SET这条path的时序时，会怎么算？