求助关于reg的一个语法问题

h1_x2_r3 · 发表于 2014-3-19 16:36:46

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在参数定义中，直接通过reg clk_50k;
来定义的参数，按理说默认应该是1位的
但是后面
always @(posedge sys_clk or negedge sys_rst_n) begin
      if (sys_rst_n ==1'b0)
         clk_50k <= 10'b0;
      else if ((counter_div >=375)&&(counter_div <875))
         clk_50k <= 10'b1;

  else
         clk_50k <= 10'b0;
end

说明clk_50k是10bit的
为什么默认定义的1bit的reg参数后面可以用10bit进行赋值呢？
谢谢

orlye · 发表于 2014-3-19 17:19:06

verilog会截取最低的那1位赋给clk_50k。
这种写法很不好，没有特殊原因应该做到等号左右位宽匹配。

h1_x2_r3 · 发表于 2014-3-19 21:25:33

回复 2# orlye

好的，非常感激！

wh1105 · 发表于 2014-3-20 01:02:49

Synthesis 會將LSB assign 給 clk_50K

wh1105 · 发表于 2014-3-20 01:04:18

The synthesis will be assign to clk_50k

bbd123 · 发表于 2014-3-20 09:25:04

学习了

ziang_chen · 发表于 2014-3-20 18:52:42

不错不错。谢谢谢谢！

neufeifatonju · 发表于 2014-3-21 09:03:19

不知道楼主的程序时在哪发现的

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