求教一个SpectreVerilog带SDF仿真的设置问题

happyboy1479 · 发表于 2013-11-19 23:02:27

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本帖最后由 happyboy1479 于 2013-11-19 23:06 编辑

在ADE中simulation的option选项的Mix Signal选项，这个Scope应该怎么填？还有就是Config怎么填写才对。

顺便问下，VCS中使能负值时序检查的参数是+neg_tchk，对应verilog-XL里面是什么指令？求大神指导！

清风慕竹 · 发表于 2015-6-1 15:13:03

Scope 填 I0

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