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adccoltd · 发表于 2013-8-20 16:01:29

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本帖最后由 adccoltd 于 2013-8-21 17:29 编辑

目标是做成商用，功耗控制在40mw以下，130nm实现，不知这个市场怎么样？
有时间会上来和大家请教和分享一些电路，大概思路是线性误差用calibration，非线性误差不做处理，靠降低级间摆幅来抑制，运放用普通五管结构，模拟设计部分主要考虑噪声和非线性，由于sha引入的非线性很大，计划做shaless，正在做第一级mdac，3bit，很多问题边做边想，但愿顺利。

jiang_shuguo · 发表于 2013-8-20 16:14:17

最好给个时间表

adccoltd · 发表于 2013-8-20 18:31:39

时间表很难给，因为是第一次做这个，可能遇到的困难不太好估计，三个月内吧

fuyibin · 发表于 2013-8-20 21:01:45

三个月？schematic or chip？有 reference design还是有这方面的经验积累？白手起家的话没有一两年似乎难以搞定。mdac 3bit, opamp我猜快到10GHz了，.13um工艺能做到？500M sample rate 不做SH能行么？这些都是需要考虑的问题，先把要做的产品的性能，架构，工艺等问题考虑清楚，再开始做design,免得走弯路

zhongbo1127 · 发表于 2013-8-20 21:28:08

楼上的好像很激动

bananawolf · 发表于 2013-8-20 21:46:18

祝楼主好运，有进展上来和大家分享分享好吗。

adccoltd · 发表于 2013-8-20 21:52:21

回三楼，很多问题还没来得及细想，比如你说的参考电压，不知道能否用射随器，三个月是瞎说的，但把第一级做好，后面十级可以用相同的电路，先拿理想参考来做，问题一个个解决，估计有不少需要向你请教。

计划是五百兆，但不敢保证，因为发现第一级的比较器加门电路的延迟已经占据了运放不少的时间，不过第一级可以采用小采样相+大放大相的方式，但可能会需要输入1g时钟来分频，但如果作为商用通用芯片可能不妥，请问有好的办法吗

sumig · 发表于 2013-8-20 22:18:16

首先，怒赞楼主的决心。看上去楼主是想用后台校准或者前台校准的方法来放宽对线性误差源的要求，直观上用两个250MSPS的ADC时域交织设计难度可能会小些，然后OPAMP级间或者通道间复用、或者用switch OPAMP技术都可以降低部分功耗，只是简单的校正通道间的offset和gain error应该可以。
楼主可以尝试1bit或者1.2bit冗余，而非0.5bit冗余，这样的话如果不考虑offset，每级的输出就被限制在+/-VREF/2以内了，这对SR和THD都有好处，坏处就是引入了更多的比较器和电容的mismatch，也降低了环路的反馈系数。
如果，校正算法需要注意初始的收敛时间，过长的初始收敛时间在特定应用场景下可能是不被允许的，一个比较直白的方法是首先用粗糙的前台校正，然后再切换到后台校准，不过代价就是硬件成本和设计的复杂性的增加。
此外算法的鲁棒性也是十分重要，也就是说在ADC中出现不可预知的干扰时，算法不能死掉，仍然可以快速恢复。所以很多实验室测试很好的校正算法ADC放到外场试用时就会发现可靠性的问题。
另外就是良好layout布局和供电方案了。
啰嗦了这么多，另外附上几篇文档吧，仅供参考。期待楼主的成果哈~

An 800 MSs Dual-Residue Pipeline ADC in 40 nm CMOS_1.pdf (1.14 MB, 下载次数: 351 )

PB_ALVADC12_250M28TMA_v1.0.pdf (513.22 KB, 下载次数: 228 )

ADC_FIORANO_14B800MS65.pdf (249.95 KB, 下载次数: 237 )

ANA-ADC-12-220-65-G[1].pdf (1.74 MB, 下载次数: 372 )

adccoltd · 发表于 2013-8-20 22:55:40

本帖最后由 adccoltd 于 2013-8-20 23:09 编辑

谢谢sumig的回复，如果是时间交织，不仅每个通道需要矫正，通道间也需要，这样一是算法太复杂，电路复杂度也大大增加，面积翻两倍，而且一个人精力目前搞不定。

因为用了低增益运放，所以不好说是几点几bit，目前计划输入范围定为1.6 vpp diff，但第一级的冗余只有0.3 vpp diff，这样一是增大反馈系数，有益于速度，二是比较器的offset纠错范围也变大了，用了7个比较器，所以应该是3bit，还有个好处是，那个输入输出折线图，普通2.5bit结构在输入最大和最小时本该输出也摆到vfs，但3bit不会，输出永远在vfs/2，只有比较器偏的时候才会超出这个值。另外vref上的开关也好做些，免掉了bootstrap省下面积，但这么大的ref对后级电路用起来肯定不方便，这个问题目前还没想好

数字矫正的确想做先前台后后台的方式，只是用行为级仿真对输入随机信号和正弦波都可以工作，请问突发状况一般是指什么？

那个iqanalog和alvand真是厉害，希望有天可以去这俩个公司里瞻仰和学习

siruitangguo · 发表于 2013-8-21 11:07:27

希望楼主随时更新进展啊

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