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楼主: adccoltd

[原创] 12b 500M adc研发中,欢迎留下你的宝贵意见,一起讨论

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发表于 2013-8-21 12:52:34 | 显示全部楼层



IQanalog 不太熟悉
Alvand好多年前就用过,不过也就凑合吧,SFDR和THD也就70dBc
发表于 2013-8-21 13:10:57 | 显示全部楼层
俺对这个很有兴趣,之前也设计过简单的adc,但是对于这种比较复杂的,感觉需要从系统级开始从上到下设计,否则很难。
哪位大牛说说设计流程呢?
 楼主| 发表于 2013-8-21 13:14:02 | 显示全部楼层
回复 11# fuyibin


   请问你用的10b还是12b的?测试信号加滤波了么?
发表于 2013-8-21 13:46:40 | 显示全部楼层
回复 13# adccoltd

datasheet上就是这么写的,test report我也看过
10bit 12bit其实差不多,都是一个结构,就是多加2级
发表于 2013-8-21 14:12:35 | 显示全部楼层
回复 9# adccoltd

每级3bit,这样输出摆幅理想情况下不会满量程,所以值得尝试,只是数字校正部分需要加信号饱和判决。
我所指的不可预知干扰情况有很多,比如某段时间内电源突然有个大的抖动被ADC响应了;再比如某段信号过饱和,ADC后面每级饱和死掉了,算法对这种情况的容忍度怎样;再就是如果长时间送一段DC信号会或者低频小幅度信号,算法如何处理。不过上面的这些问题都是针对ADC自身来讲的,脱离了具体的应用场景可能纯粹去较真也没有什么意义,总是没有最好的算法只有最合适的算法。
IQ-analog的数据转换器的IP指标看上去还是很登峰造极的,不过他们IP买的挺贵的,国内好像华为用过。Alvand已经被IDT收了,现在已经不存在了,不过国内应该有一些公司用过他家IP,有这种机会的公司可以反提一下他们的电路学习下。

另外,楼主如果真要做,建议直接上40nm吧~
发表于 2013-8-21 14:44:14 | 显示全部楼层
回复 14# fuyibin

确实如fuyibin所说,我也看了下alvand的DTV AFE的指标,ADC THD性能不是特别突出,不过这也和DTV这个应用有关,SFDR/THD可以适当牺牲。顺便附上alvand AFE的两个spec。

PB_ALVAFE10_205M65UB_P_Y81.pdf (555.92 KB, 下载次数: 115 )
PB_ALVAFE10_165M13UA_P_K06.pdf (567.22 KB, 下载次数: 88 )
 楼主| 发表于 2013-8-21 15:24:27 | 显示全部楼层


回复  adccoltd

每级3bit,这样输出摆幅理想情况下不会满量程,所以值得尝试,只是数字校正部分需要加信 ...
sumig 发表于 2013-8-21 14:12




   感谢拉风哥的关注!前两年那么羡慕的alvand竟然被收购了,当年还在earth上搜到了他们的公司楼,四方尖顶不高的小建筑.......

iqanalog确实有能人,竟然用cmos做到adi用bipolar才做的出的指标


感觉做adc的公司还是有不少油水的,一旦被收购就后半生无忧了,前提是真有货


40nm真心没机会用,不过我觉得用130验证好再转先进工艺不难,很可能500M定的有点高,尽可能做吧,测出多少是多少,razavi用65nm做到1g,呵呵
 楼主| 发表于 2013-8-21 16:07:38 | 显示全部楼层
目前第一级基本差不多了,但不少问题很头大,比如比较器与主sampling之间的时钟对准问题,真想不出好点子,做完这一级打算先读点paper再继续,目前电流5ma,比较器延时加建立时间大概1ns,可能要改成小采样相加大放大相的方式才能留一些余量,等一下我会发一些仿真结果上来。

时钟对齐的问题也请各位帮忙指点一下,谢谢!
头像被屏蔽
发表于 2013-8-21 16:45:01 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
 楼主| 发表于 2013-8-21 16:52:04 | 显示全部楼层
首先向看官道歉,因为至今为止都是在250Mhz下做的仿真,明天会把时钟提到500M来重新优化,目前看来建立时间有点紧张,所以提高频率要增大放大相的占空比,先发几张图来讨论讨论。
第一张是输入满摆幅斜坡信号,和相应的输出,都是差分相减得到,解释了我前面说到的3bit传输曲线,特点是在full scale输入的情况下,输出都控制的很小,不同于2.5bit。 snapshot2.png
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