Cyclone4时钟树的疑问？

wgang0224

Cyclone4时钟树C6等级的可以500MHz，

                               
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ep4ce_clocktree.JPG (49.42 K)
2013/8/16 14:50:12


可是它里面的pll,ram,dsp等模块。没有达到500MHz的


那么他的这个500MHz究竟体现在哪里？
什么地方能用到这个500MHz？？？

chen851112

跑端口的

wgang0224

回复 2# chen851112


    引脚输出？还是什么？

starsoi

弄个寄存器输出接个反门再送回寄存器的输入，用1个LE即可实现，这个电路的速度可以到500MHz了吧

wgang0224

回复 4# starsoi


    问题是500M的时钟怎么来？？PLL都出不来

starsoi

回复 5# wgang0224

VCO 最高可以到1300MHz。给PLL输100MHz, multiplier设5, divider设1, 就可以生成500MHz的

Clock Networks and PLLs in Cyclone IV Devices, 5-26:

Each Cyclone IV PLL provides clock synthesis for PLL output ports using
M/(N*post-scale counter) scaling factors. The input clock is divided by a pre-scale
factor, N, and is then multiplied by the M feedback factor. The control loop drives the
VCO to match fIN (M/N). Each output port has a unique post-scale counter that
divides down the high-frequency VCO. For multiple PLL outputs with different
frequencies, the VCO value is the least common multiple of the output frequencies
that meets its frequency specifications. For example, if output frequencies required
from one PLL are 33 and 66 MHz, the Quartus II software sets the VCO to 660 MHz
(the least common multiple of 33 and 66 MHz in the VCO range). Then, the post-scale
counters scale down the VCO frequency for each output port.

Timme

按照手册的数据，确实没有办法使电路跑在500MHz，因为PLL出不来，I/O也翻转不过来。不过这一项本身只是说时钟网络的性能最差也可以达到500MHz（可以翻转），而实际上能跑的频率肯定比手册上的最差值要高。假如你发现实际上PLL可以稳定输出500MHz，或者你发现可以从I/O灌进一个SAW振荡器输出的500MHz时钟，那你可以毫不担心时钟网络会成为瓶颈。

frinos

学习一下！！！

walterzeng

回复 1# wgang0224

好像到不了500DE