useful skew究竟是什么意思

yxw8193 · 发表于 2007-1-4 16:25:14

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是指正的skew么，在具体电路中究竟怎么样利用，好难理解

xcs263085235 · 发表于 2007-5-25 11:01:34

我也想知道啊！那位大侠介绍一下啊

diploma · 发表于 2007-5-26 09:55:39

原帖由 yxw8193 于 2007-1-4 16:25 发表
是指正的skew么，在具体电路中究竟怎么样利用，好难理解

是指正的skew，这个skew的引入能让电路的时钟频率更高。

如果要讲如何去运用它感觉要在后端，因为时钟树的走向只有在后端才能确定。
前端设计一般不考虑这个时钟的 skew 或者 jitter

keroppi · 发表于 2008-2-28 18:25:52

usefl skew 一般來說訊號與訊號有delay 我們都會認為是不好的所以useful skew的意思就是 DELAY之後反而對整體系統的效能有貢獻

bachlor1983 · 发表于 2008-9-26 12:53:04

有人回答的详细一点么

februni · 发表于 2008-9-26 13:03:33

extend stage's processing time(T)

avinash_slv · 发表于 2008-10-13 23:01:53

usefl skew 一般來說訊號與訊號有delay 我們都會認為是不好的所以useful skew的意思就是 DELAY之後反而對整體系統的效能有貢獻

superviky · 发表于 2010-10-18 01:15:18

期待详细的解答哦

lixunwangsan · 发表于 2010-10-18 09:48:45

useful skew
如果两级DFF之间组合逻辑延时太大导致违例0.5ns时，可以利用时钟路径上的延迟，使得到达后级DFF的CK端比前级的晚0.5ns，这样就可以满足时序要求了。具体的你可以查看做完CTS后的时序报告你就明白了。

zfx253 · 发表于 2010-10-18 21:15:17

useful skew
基本上就是楼上所说的意思，在CTS之后开始FIX setup和考虑hold
如果setup不够，即CLK太早，这个时候如果有个正的SKEW刚好让CLK晚点，则正好setup满足
反过来，如果hold不满足，则时钟太迟，如果有一个负的SKEW则正好使hold满足

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