如果综合后时序已显紧张，到了后端加上OCV和derate，哪还有可能closure？

chris_li · 发表于 2013-2-26 16:32:06

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有遇到类似情况的兄弟吗大家是如何解决的？

chrisyl · 发表于 2013-2-26 16:59:45

综合时应该已加上derate。如果布局合理，PR后结果比DC好，收敛也是可能的，需要下点功夫。
当然不能收敛也是可能的。

陈涛 · 发表于 2013-2-27 00:18:23

如果综合和后端用的约束完全一样的话，closure不了的可能比较大

smallerchip · 发表于 2013-2-27 10:30:41

90% 可能是不能收敛，如果SDC 一样

chris_li · 发表于 2013-2-27 16:48:46

如果综合和后端用的约束完全一样的话，closure不了的可能比较大
陈涛发表于 2013-2-27 00:18

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陈版圣明! 但我们公司的前端总这么搞，大老板不太懂，看到前端时序貌似收敛，就来难为后端，这可如何是好？

顺便：对于65nm及以下，如果后端要在OCV/derate上sign-off，那么前端通常流出的margin是多少呢(以clock周期的百分比表示)？

陈涛 · 发表于 2013-2-28 00:37:19

200MHz以上的clock，在zero wire load model下，一般留25%

joemool · 发表于 2013-2-28 18:24:08

果断用CCOPT啊

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