求助：PT中如何分析时钟、数据管教时序？

henryshen2000 · 发表于 2013-2-19 17:44:28

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本帖最后由 henryshen2000 于 2013-2-22 08:34 编辑

手头上有一个设计需要同时输出时钟和数据，想要分析输出管脚时钟和数据的相对关系，请问该如何对其约束？
目前时钟约束在内部信号上，可以分析到内部时钟和数据管教的时序，但是看不到内部时钟到时钟输出管教上的延时，请问该如何约束？

陈涛 · 发表于 2013-2-20 00:30:51

在输出时钟port上generated_clock，，，，

henryshen2000 · 发表于 2013-2-20 10:18:41

多谢陈版主！

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