[请教]关于综合问题的解决[原创]

xyflier

我刚开始学verilog，想自己做一个简单的UART。
我目前已经用ModelSim_SE5.7完成UART三个模块(波特率发生模块，发送模块，接收模块)的功能仿真，功能达到了要求。
接着用LeonardoSpectrum综合波特率发生模块时成功了，但在综合发送模块和接收模块时出错，不知道如何解决？(我是尽量按照可综合语句写的代码) 。
还有很多警告，主要是两种：
Warning, thr is not always assigned. Storage may be needed..(觉得由于thr是8位寄存器，而不是wire型，应该不用一直赋值也能保持数据吧？为什么会有这个警告？)
Warning, wrn_n should be present in the 'always' condition..(wrn_n是同步写入使能端，是不用写入always的触发列表的，难道非要设计成异步写入使能吗？)

感觉在综合这一步还有很多问题，不能一一详述，大侠能否指导一下，希望推荐一些这方面的资料，可以加强一下这方面的认识。
先谢谢了^_^

christon

我也遇到了同样的问题，不知道怎么解决？