setup timing 与hold timing修复问题

shenya · 发表于 2006-12-28 20:58:09

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请高手指点一下哈：
当做到布线结束后，原来是正的setup timing 又变成了负值，已经优化了很多遍了，虽然负值有点变化，可是变化很小！还需要继续优化？还是想其他的什么办法呢？
大家帮助给点建议啊！

shenya · 发表于 2006-12-29 16:32:49

大侠们帮帮忙啊！在这里先谢谢了啊！

yxw8193 · 发表于 2007-1-4 16:37:36

就我现在知道，要么floorplan不好，要么本身电路时序不过，可以跑SVP看看，时序通不通

shenya · 发表于 2007-1-6 17:21:33

谢谢指点!我试试看

papertiger · 发表于 2007-1-9 11:32:44

1,是ic还是fpga?
2,cts skew?
3,synthesis 的wireload model?
4,worst-path 的gate-delay vs wire delay?
5, why hold issue?

qiandingjun · 发表于 2007-1-21 00:36:58

budong

ntthlman · 发表于 2007-1-21 06:17:53

yqyhaohan · 发表于 2007-1-21 15:21:53

这个论坛上有很多关于sta，特别时hold time 和set uptime的

fengky20002002 · 发表于 2007-12-16 12:07:55

试试修改ｆｌｏｏｒｐｌａｎ吧！！！

2046 · 发表于 2007-12-16 17:18:23

加margin再修

急切求助啊！