setup timing 与hold timing修复问题

lyjren · 发表于 2008-3-13 08:38:44

提问太笼统了，
配线后Setup出问题，首先要检查SDC文件内的Uncertainty是否过严，与系统及前端设计人员确认可否缓和
其次检查版图上的配线拥挤程度，是否配线资源过少造成大量的迂回配线。
再有在Floorplan的阶段要对已知的时序要求严的路径做强制配线。
如果个数较少，可以追踪STA的解析报告，找出路径上驱动能力弱元件，增大驱动能力。

hideandseek · 发表于 2008-4-9 20:14:00

如果是做完cts global route
timing都还好那应该不是约束的问题
只是detail route后有setup violation
建议看看出现violation的timing report
在比较最近一个正常的timingreport
查看相同路径。
应该是绕线的问题
可以在版图里面看看引起violation的net 是如何走线的

maxin · 发表于 2008-4-9 20:57:13

以上两个回答本版奖励！

kuangjianghua · 发表于 2008-4-15 14:51:19

真与EDACN不是一个档次的

xiexinpeng84 · 发表于 2008-4-19 10:31:05

hao dong xihao dong xi

vonkloud · 发表于 2008-4-19 13:00:49

实在不行只好重新综合了啊

hjie · 发表于 2008-4-25 15:00:13

EDACN怎么了？

rainbow_ybyan · 发表于 2008-4-26 21:12:38

有可能没有忽略clock uncertainty

可以发个timing path 上来看看。

xldd · 发表于 2008-5-3 01:26:24

如果之前place，cts之后都已经把setup　修掉了，那不一定要改fp啊．
先看下route后的具体timing报告，如果只是工具不能自动修的话，那看下报告，可能话手动修改好了啊．
实在不行，再重新调下cts吧．

forman1115 · 发表于 2008-5-3 20:58:01

虽然不懂，也要支持一下

setup timing 与hold timing修复问题

hao dong xihao dong xi

有可能没有忽略clock uncertainty

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