setup timing 与hold timing修复问题

flatman · 发表于 2007-12-17 15:18:32

如果数量不大的话，手工修，家delay cell

不无道理 · 发表于 2007-12-17 15:53:48

setup time为负值显然是不行的。。。

建议改一下初始的Floorplanning再跑优化

如果比较简单的电路部分手工进行调整

star_fans · 发表于 2007-12-18 22:12:02

看楼主描述是不是FPGA设计呢? FPGA布线资源是不是太紧张了?
如果设计上加入流水来把信号打几拍是不是可行?

vlog · 发表于 2007-12-31 12:21:47

setup time violation不知道后端工具会怎么修
hold time violation需要很好地控制skew，200ps以内应该没问题吧

goodknight · 发表于 2008-1-1 12:20:28

問前端開的setup time constraint 是否合理 ?

wind73 · 发表于 2008-2-1 12:13:37

还有工艺问题，
WLM是否准确？
等等

wsrfyxy · 发表于 2008-2-22 11:26:35

应该是布线资源太少了吧

junul · 发表于 2008-3-6 19:07:02

You should have more margin when you were doing DC synthsis

pp_dc · 发表于 2008-3-7 16:52:20

原帖由 yxw8193 于 2007-1-4 16:37 发表

 登录/注册后可看大图

就我现在知道，要么floorplan不好，要么本身电路时序不过，可以跑SVP看看，时序通不通

ＳＶＰ是什么？　　呵呵　　不好意思　　

kekeu · 发表于 2008-3-12 15:29:20

最好看一下报告，具体分析。

Floorplan