门控时钟中的latch能不能替换成flip-flop

angangang3484

cg

如图所示
门控时钟中的latch能不能替换成flip-flop？
希望回答详细点。

magic114

你把图中电路的波形画一画，弄清楚latch的作用，就知道行不行了

icfbicfb

不行啊， 这个就是icg的内部结构啊

angangang3484

回复 2# magic114


    这是我画的波形，其中EN是使能信号，Q是latch的输出端信号，gclk是通过与门后的波形
假设将latch替换为flip-flop，此时DQ是通过flip-flop的波形，Dgclk是最后的波形。

从波形上看是都能实现clock gating的功能。


latch是电平触发，flip-flop是边沿触发，基本性能我都还了解。latch在这个clock gating中的作用是为了消除毛刺。

难道是觉得latch功耗小，delay小等原因。希望大牛们给个稳健的解释。

angangang3484

回复 3# icfbicfb


   嗯，这就是ICG的结构，“几百年”不变的东西。老大突发奇想为什么不能替换成flip-flop，后来将问题交给我，要求一个很稳健的解释。我发了case给synopsys，但一直没回复。

陈涛

后端面试--每日一题（085）专门讨论了这个问题

sjtusonic

回复 4# angangang3484


    使用DFF时，posedge clk到DQ会有段tc-q延迟。如果正在此时想把EN=1'b0传至DQ.
你会发现Dclk出现一个毛刺，宽度在tc-q + tand。

这个毛刺在latch中时不会出现的。也就是说，你替换成DFF后，Dclk多了一个毛刺传给后面所有的DFF，功能不一样。

建议你把门延迟也计算在内，再画个波形贴出来让大家深入研究。

sjtusonic

回复 6# 陈涛


    陈老大太牛了，怎么记住每个“每日一题”内容是什么的？

我抄出正解来学习一下：

用latch可以borrow timing，即便enable信号不满足setup,也可以成功采到实现gating功能。 如果用Flop，一旦因为干扰或者时序本身的问题，很可能导致第一拍采不到数，会使得gating的时序落后一拍，如果时序要求严格，会产生问题。

陈涛

呵呵，我自己有个备份，害怕像以前的EDACN那样，当机后，什么都丢了

angangang3484

回复 7# sjtusonic

图1
   谢谢你的回答。
如图1所示波形，你说的Tc-p在latch中也是存在的，因此采用latch的也会出现你说这种情况的glitch。（但这种情况会不会真的出现？待论。）

图2

如图2所示的latch以及波形，time borrowing是由于它在判断建立时间和保持时间是在时钟无效边沿，即箭头所指的边沿。理论上可以borrow半个周期。
其中Tsu是建立时间，Th是保持时间，Td-q是EN从D传输到Q的时间。
如果我画的不对请指正。

另外 synopsys给我的回复是
latch based CG has better timing (timingborrowing), power and area over ff-based CG.

也就是说是可以采用flip-flop，但是采用latch的有更好的timing。