门控时钟中的latch能不能替换成flip-flop

liuyangqwin2 · 发表于 2013-7-11 21:38:08

回复 16# angangang3484

如果En信号不是clk的时钟域，那么锁存器在采En信号时，可能会出现建立时间或者保持时间违例，这样锁存器出现的亚稳态，会对后续的与门输出有和影响？求解答

gzdy · 发表于 2014-9-10 10:36:14

回复 18# angangang3484

我有个很奇怪的问题啊，我翻遍了中国和外国的教材和synopsys的官方文档，所有的latch的画法里面都是没有>这个箭头的，所有有>都是明确指的是ff，为什么你们都是用的带有>的来表示latch呢？难道是行业里面是这么弄的吗

kakashang · 发表于 2014-12-31 10:37:15

回复 18# angangang3484

看你的"latch"上有三角，一直以为是ff。不过看你们的讨论真的受益匪浅

weip218 · 发表于 2015-2-8 21:32:04

回复 4# angangang3484

波形图关于dff那一部分画错了吧就算用dff，也必须要用下降沿触发的，如果用上升沿gating出来的第一个脉冲是有问题的

realplayer · 发表于 2015-8-20 11:04:41

回复 angangang3484

波形图关于dff那一部分画错了吧就算用dff，也必须要用下降沿触发的，如果用上升沿 ...
weip218 发表于 2015-2-8 21:32

登录/注册后可看大图

这个应该是画错了，大家就不用纠结这个了，把它当锁存器理解就好。这个讨论很有意义，确实是道理越讲越明啊。自己闷着脑袋讲你永远像不明白。

jamesning · 发表于 2015-12-26 15:20:42

回复 10# angangang3484

可以有如下图差别，如有错误欢迎指教：门控时钟LATCH.JPG

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[求助] 门控时钟中的latch能不能替换成flip-flop