在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6380|回复: 6

[求助] xilinx PLL 输出

[复制链接]
发表于 2013-1-7 09:46:52 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
求助我在用xilinx sp6做PLL时PLL的输出不能直接输出到PIN上不管是时钟脚还是普通IO都不行,只有将PLL输出的时钟定义为非全局时钟或者通过ODDR2变通输出。但这样就会有一个问题了就是如果我的这个时钟必须要作为全局时钟,又不能使用ODDR2的时候那这个时钟就不能输出了啊?以前用altera或者lattice的都是可以直接输出的,求教是不是有什么方法可以输出
发表于 2013-1-7 10:00:10 | 显示全部楼层
try: PLL output --> BUFG --> DFFs and 1 output pad.
 楼主| 发表于 2013-1-7 12:54:27 | 显示全部楼层
" DFFs and 1 output pad."具体什么意思呢
发表于 2013-4-3 20:16:08 | 显示全部楼层
spartan6 一般不推荐pll 输出直接接pad.
一般常用方法是,pll output -> bufg -> oddr2 -> obuf

但这里因为oddr2需要额外180度相位的clock。timing performance会受影响。

如果,你的板子没有出来,pin map可以调整,有办法直接输出到pin:

每一个pll都有自己对应的clock region。每个clock region内的pll 可以直接输出到同一clock region内 io pad。

clock region和pin 可以到Plan ahead里去看。
发表于 2013-4-7 23:44:56 | 显示全部楼层
" DFFs and 1 output pad."具体什么意思呢
发表于 2013-4-8 13:24:34 | 显示全部楼层
每一个pll都有自己对应的clock region。每个clock region内的pll 可以直接输出到同一clock region内 io pad。

如果只用了一个PLL(假设片上有4个PLL),是不是理论上就可以在任意管脚上输出时钟了?PLL会被综合工具放在一个合适的clock region的吧?
发表于 2014-4-6 22:02:37 | 显示全部楼层
回复 1# xayaya


    才用xilinx的片子,关于它从pll输出的信号感觉比较麻烦,似乎用其驱动二个信号是会报错的!好像要做什么处理!这块不了解啊!!!!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 05:59 , Processed in 0.024234 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表