xilinx PLL 输出

xayaya · 发表于 2013-1-7 09:46:52

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求助我在用xilinx sp6做PLL时PLL的输出不能直接输出到PIN上不管是时钟脚还是普通IO都不行，只有将PLL输出的时钟定义为非全局时钟或者通过ODDR2变通输出。但这样就会有一个问题了就是如果我的这个时钟必须要作为全局时钟，又不能使用ODDR2的时候那这个时钟就不能输出了啊？以前用altera或者lattice的都是可以直接输出的，求教是不是有什么方法可以输出

asic_service · 发表于 2013-1-7 10:00:10

try: PLL output --> BUFG --> DFFs and 1 output pad.

xayaya · 发表于 2013-1-7 12:54:27

" DFFs and 1 output pad."具体什么意思呢

pcseye · 发表于 2013-4-3 20:16:08

spartan6 一般不推荐pll 输出直接接pad.
一般常用方法是，pll output -> bufg -> oddr2 -> obuf

但这里因为oddr2需要额外180度相位的clock。timing performance会受影响。

如果，你的板子没有出来，pin map可以调整，有办法直接输出到pin：

每一个pll都有自己对应的clock region。每个clock region内的pll 可以直接输出到同一clock region内 io pad。

clock region和pin 可以到Plan ahead里去看。

djsly4321 · 发表于 2013-4-7 23:44:56

" DFFs and 1 output pad."具体什么意思呢

everhappy · 发表于 2013-4-8 13:24:34

每一个pll都有自己对应的clock region。每个clock region内的pll 可以直接输出到同一clock region内 io pad。

如果只用了一个PLL（假设片上有4个PLL），是不是理论上就可以在任意管脚上输出时钟了？PLL会被综合工具放在一个合适的clock region的吧？

574920045 · 发表于 2014-4-6 22:02:37

回复 1# xayaya

才用xilinx的片子，关于它从pll输出的信号感觉比较麻烦，似乎用其驱动二个信号是会报错的！好像要做什么处理！这块不了解啊！！！！

[求助] xilinx PLL 输出

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