congestion不优化的后果？

f2oo0

后端设计中如果congestion比较大，不优化会产生什么后果呢？

joemool

在trail route之后存在拥塞，这是一个警告，告诉你设计可能存在route上的问题。但是，这种问题并不会让你无法将设计继续下去。在nanoRoute之后，也就是global detail route之后，工具将尽全力布通所有的path，并消除DRV vio。所以，很简单地想象一下，当一条path没有足够的预留空间走最短的路径，那么在必须route通的前提下，这条path将不得不去选择较远较坎坷的路径进行route。那么，当这种path数量较大时，要route通这些线将不得不选择更加遥远而复杂的路径。 因此，当设计在route stage之前存在拥塞的话，将会有下列影响：
1. 更长的wire length，更多的driving cell
2. 更大的power， 更恶劣的timing
3. 更长时间的runtime，更多的DRV vio
4. 更多潜在的DRC等

因此，综上所述，拥塞可以在早期预测出chip design的一些问题，所以拥塞问题是需要极力避免的

f2oo0

回复 2# joemool


    非常感谢版主的耐心答复！
    关于您提到的driving cell，还想请教一下：
    driving cell指的是buffer/inverter么？通常说upsize/downsize是改变了什么参数呢？会对wire的timing或者其它什么因素有什么影响呢？
    期待您的再次答复，谢谢！

joemool

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    非常感谢版主的耐心答复！
    关于您提到的driving cell，还想请教一下：
     ...
f2oo0 发表于 2012-11-26 11:09

                               
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driving cell是inverter，buffer，clock gate，clock logic的总称。 Downsize和upsize顾名思义就是放大和缩小cell的尺寸，与此同时伴随着驱动能力的变化。你可以通过观察lib中不同尺寸的buffer来找寻这些cell性能的区别。这些都是基础知识，任何一本集成电路设计基础教材都有讲述。