带PAD综合后，做仿真为什么时钟pad没有输出？

edacw · 发表于 2012-10-29 14:44:33

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65nm的库，时钟直接从pad输入，用的是普通的IOpad，综合后+SDF仿真，时钟pad没有时钟输出，其他的输入正常，求教原因，谢谢！

edacw · 发表于 2012-10-29 14:47:38

综合的时候，creat_clock直接加载时钟Pad上的

日月木易 · 发表于 2012-10-29 15:08:46

回复 1# edacw

看你的pad选对没有，是输出，输入还是双向pad，再看看pad的电平特性，比如i/o名是不是对的

edacw · 发表于 2012-10-29 15:13:41

应该没问题的，RTL加PAD仿过的，没问题，就是用的普通输入pad，但是综合后就时钟信号传不过去，其他输入信号都能过去

日月木易 · 发表于 2012-10-29 15:22:03

回复 4# edacw

改哈你的综合后的sdc文件，定义里面的时钟的管脚，从pad到clk

edacw · 发表于 2012-10-29 15:27:14

回复 edacw

改哈你的综合后的sdc文件，定义里面的时钟的管脚，从pad到clk
日月木易发表于 2012-10-29 15:22

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改综合后的sdc文件干嘛？仿真也不用这个，不是做PT，是综合后的网表+sdf仿真

tjdlbj · 发表于 2012-10-29 22:24:45

是不是clock的load太重，综合工具给优化了，看看SDF里pad内部是不是有个很大的delay, clock是要设置dont_touch或者ideal_network的吧。

edacw · 发表于 2012-10-30 00:25:40

回复 7# tjdlbj

creat_clock之后，这些属性应该是默认的吧

NtS · 发表于 2020-5-18 17:11:24

楼主您好，请问这个问题解决了吗，我也遇到了这个问题，时钟经过pad后没有输出

chhestiq · 发表于 2020-11-10 16:51:15

NtS 发表于 2020-5-18 17:11
楼主您好，请问这个问题解决了吗，我也遇到了这个问题，时钟经过pad后没有输出 ...

普通pad对能过的信号应该有width要求，频率太高的时钟宽度不满足要求的话就过不了吧

[求助] 带PAD综合后，做仿真为什么时钟pad没有输出？