DC综合时序问题

edayz · 发表于 2012-10-22 09:16:52

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请教各位一个低级的问题，麻烦大家有空帮我分析一下，先谢谢哈！
我现在用dc进行综合，采用top-down的方法综合时报了很多setup违例；但是当我对存在setup的module单独综合、而且使用同样的约束，时序完全能够满足。不知道是负载的原因还是其他的？
请各位帮我分析一下，该如何解决此类问题？
谢谢！！！

陈涛 · 发表于 2012-10-22 09:29:24

fanout， wire load都是原因
如果使用DCT，或者选择auto wire load model selection的话，就算是相同的script，如果module不同，其中的wire delay也是不同的

edayz · 发表于 2012-10-23 08:46:30

我用的是中芯国际013um工艺，我的约束设置大致如下
set_wire_load——摩德利-那么“reference_area_1000000" -library smic13_ss_1p08v_125c
set_wire_load_mode  tope
set_max_area 0
set_load 0.5  [all_outputs]
set_fanout_load 20  [all_outputs]

set_max_transition  1.1 [get_desgins *]
set_max_capacitance  4  [get_designs  *]
set_max_fanout 20 [all_inputs]
不知道以上设置的大小是否合适（设计的代码里有很多类似于总线的变量、端口，他们都包含许多位），麻烦各位有空帮我看看？
谢谢！

edayz · 发表于 2012-10-23 08:48:35

刚才输错了几个字，现更正如下：
我用的是中芯国际013um工艺，我的约束设置大致如下
set_wire_load_model “reference_area_1000000" -library smic13_ss_1p08v_125c
set_wire_load_mode  tope
set_max_area 0
set_load 0.5  [all_outputs]
set_fanout_load 20  [all_outputs]

set_max_transition  1.1 [get_desgins *]
set_max_capacitance  4  [get_designs  *]
set_max_fanout 20 [all_inputs]
不知道以上设置的大小是否合适（设计的代码里有很多类似于总线的变量、端口，他们都包含许多位），麻烦各位有空帮我看看？
谢谢！