fpga不做时序约束会不会出现时序违规

南盗 · 发表于 2012-9-23 09:53:36

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请教各位，如果我没有做任何的时序约束，编译通过了，是不是意味着我的寄存器没有出现时序违规，即都满足setup和hold时间，还是他即使出现了时序问题，也不会提示报错。

ericxing · 发表于 2012-9-23 10:18:47

本帖最后由 ericxing 于 2012-9-23 10:20 编辑

时序出了问题，肯定是与你的约束有关系，没有约束，当然不会有时序违规，不会报时序违规错误，没有约束，综合布局布线工具不知道你的逻辑工作在多高的频率

南盗 · 发表于 2012-9-23 10:42:34

回复 2# ericxing

哦谢谢啊，但是没有约束，编译通过了，是不是意味着寄存器的setup和hold时间都满足呢？

南盗 · 发表于 2012-9-23 11:28:36

回复 2# ericxing

哦，似乎懂了些，如果没做约束，系统时钟频率都不知道，那应该就不知道这个系统的寄存器的setup和hold时间是不是满足要求，是这样的吗

cccc000000 · 发表于 2012-9-23 11:36:55

没有做约束的话会默认按照1GHz来约束的吧，可以看下时序报告那里应该是报红的。

南盗 · 发表于 2012-9-23 12:41:35

回复 5# cccc000000

是这样的吗？不会把

kaiseradler · 发表于 2012-9-23 20:56:20

纯属扯淡！低速并且资源消耗不是很大的情况下，不做时序约束也是没有问题的。无论quartus还是ise。

南盗 · 发表于 2012-9-23 21:24:22

回复 7# kaiseradler

2楼说的有道理吧？貌似我觉得5楼可能不对，你是这个意思吗？兄台

falloutmx · 发表于 2012-9-24 09:34:47

不做时序约束的话，综合工具会根据自身算法给你一个不错的综合结果（不是最优的），并告诉你这个结果最多能跑多少M的速度，如果这个速度比你要求的速度高，那就没问题。

yanrenyi · 发表于 2012-9-24 09:46:00

比较小的系统不给时序照样也能跑

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